No.008 特集:次世代マテリアル
連載04 半導体テクノロジーの今
Series Report

第1回
今年は14nm半導体決戦の年
〜ところで14nmとはどこの長さ?

 

  • 2015.02.27
  • 文/服部 毅

半導体技術はムーアの法則に従って、ひたすら集積度を上げる方向でこれまで進化を遂げてきた。集積度を上げるために10µm(ミクロン=1/100mm)時代から始まった集積回路(IC)はひたすら微細化を実現し、今最先端の製品技術は14nm(ナノメーター)の技術までやってきている。しかしトランジスタ構造は3次元になり、どの寸法が14nmなのか不明になってきた。本連載では、第1回目は最小寸法の定義について、第2回は3次元化への道、第3回はさらなる大口径化(450mm)への展望についてお届けする。

最近、新聞やウェブサイトを見ていると、「米国インテル、14nmからファウンドリービジネスに本格参入」、「韓国サムスン、14nmプロセス技術を米国企業に供与」、「台湾TSMC 16nmデバイスのリスク生産開始」、というような見出しをしばしば目にするようになってきた。見出しにある14nm、あるいは16nmというのは一体何のことだろうか。ICチップの微細化を特徴付ける最小線幅あるいは最小加工寸法のことだと思いこんでいる人が多いのではなかろうか。以前はそれが正解だったが、微細化競争が激化するにつれてだんだん事情が複雑化してきており、もはや最小線幅や最小加工寸法を意味しない。それではいったい何を意味するのか?

半導体ICは、回路線幅を細く、回路を小さくして、たくさんのトランジスタを集積することによって、消費電力を下げ、高速動作(性能)を向上させてきた。このため、トランジスタやIC(集積回路)が生まれてから、ずっと回路の微細化が進められてきた。トランジスタ数の増加を表すムーアの法則に従って、トランジスタ数は増加の一途をたどってきた。新聞でも時々書かれているこのムーアの法則とは、1チップに集積されるトランジスタの数は18~24カ月ごとに倍増する、という技術の進化を表したもの。トランジスタをたくさん詰め込むためには回路の線幅を細く、回路を小さくしてきた。集積回路が誕生した頃は回路の最小線幅は10µm(ミクロン=1/100mm)だった。これが7µm、5µm、3µm、2µm、1.3µm、1µm、0.7µm、0.5µm、0.3µm、0.2µm、0.13µm、と細くなってきたころから、nmという単位を使うようになってきた。その後は、90nm、65nm、45nm、28nm、20nm、16/14nmと、ほぼ0.7倍のペースで微細化し、現在は16/14nmノードまでやってきた。ノードとは、これまで最小線幅を実現するプロセスの総称として使われていたが、14nmノードではもはや実際の最小寸法は14nmよりも小さくなっている。「ノード」にはもはや意味がなくなりつつあるのだ。

世界規模の協業で定めた半導体微細化の指標

米国半導体工業会(Semiconductor Industry Association: SIA) は、日本の電子情報技術産業協会(JEITA)半導体部会はじめ各国の半導体業界団体と世界規模で協業して、15年先までの半導体微細化のトレンドを予測している。そして、毎年、「国際半導体技術ロード マップ(International Technology Roadmap for Semiconductors, ITRS) を更新し続けている。その最新版(2014年4月に公表された2013年版)の総括表の抜粋を表1に示す。

ITRSは、集積回路の集積度を決める要素は、伝統的に最小の配線ピッチであることを考慮し、最小配線ピッチの1/2(ハーフピッチ)を微細化の指標としている(図1)。ピッチとは、周期的に並んだ、一つの配線幅と配線間隔を合計したもの。DRAM(Dynamic Random Access Memory;コンピュータのメモリとして使われている)の場合は、配線の最下層に相当する金属配線層(Metalの1層目という意味でM1層と略称される)の配線ピッチの1/2を"技術ノード"(技術の節目と言う意味)と称して微細化の度合いを表す指標としている(図1左)。MPU(Micro Processing Unit;マイクロプロセッサ)やASIC(Application Specific Integrated Circuit)などのロジック(論理)半導体デバイスでも、同様にM1層のハーフピッチで微細化の度合いを示すと定めている。フラッシュメモリの場合は、メモリセル内のワード線(碁盤の目のようなマトリクス状に並んだメモリの一つを選択するために使う配線)のハーフピッチを微細化の指標としている(図1右)。図示されているように、DRAMやMPU/ASICの配線にはコンタクトホール(基板や上層の配線と導通させるための孔)が配置されているが、フラッシュメモリのワード線はコンタクトホールを含まないので、そのハーフピッチは他のデバイスの値より小さい。このため、フラッシュメモリの配線の微細(細さ)はDRAMよりも先行している。

メモリ業界では、伝統的にこの定義を採用しているが、IntelのMPUに代表されるロジックデバイス業界は、ITRSの方針には従わず、MOSトランジスタのゲート長(図2左に示すプレーナ型MOSFETの最上部のゲートの長さ(図中の緑色の長方形の幅))を技術ノードとして扱い、ビジネスを進めてきた。最近では、フォトマスク(電子部品の回路パターンを転写する際の原版のガラス乾板)上のゲート長よりもはるかに細くでききるプロセス技術が導入されたため、このゲート長が最小加工寸法として躍り出た。MPUの演算性能を表す指標としては、配線ピッチよりもむしろこちらの方が新しい世代の技術を表している上に、配線のハーフピッチよりはるかに小さい値となるので、微細化を誇示したいロジックICメーカーやファウンドリーでは、微細化を象徴する数値としてゲート長を採用した方がビジネスに有利とみている。このため、これを商用ノードと呼ぶ人もいる。

DRAM, MPU/ASIC(左)、およびフラッシュメモリー(右)の配線のハーフピッチの定義の図
[図1] DRAM, MPU/ASIC(左)、およびフラッシュメモリー(右)の配線のハーフピッチの定義
出典:ITRS
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