No.008 特集:次世代マテリアル
連載04 半導体テクノロジーの今
Series Report

物理長と無関係に独り歩きし始めた微細化の指標

しかし、近年、ゲート長の微細化に陰りが見えてきた。 ゲート長を短くすると短チャネル効果と呼ばれる現象が顕在化してくるからだ。この現象はデバイスの電気特性を劣化させるもので、わずかな寸法のバラつきがあっても誤動作してしまう。その結果、ゲート長を縮小する毎年のペースが落ちてしまったため、微細化の指標に使うのは都合が悪くなってきた。そこで、最近は、2~3年ごとに新材料や新構造を導入し、ある程度加工寸法が縮小されるたびに、前の世代の技術ノードの0.7 倍の値を便宜的に新技術ノードとして採用するようになった。

DRAMがテクノロジーをけん引する製品だった1980年~90年代には、長年に渡り、世代ごとに最小線幅を0.7 倍(面積は、0.7 x 0.7 ≒ 0.5倍、つまり面積半減)に縮小させてきたのが、その名残であるが、最近のロジックデバイスでは、もはや物理的な長さとは無関係に、数字だけ独り歩きしてしまっている。表1の最上段に「ロジック業界で使われているノード名を示すラベル」と記されているのはそのためである。もはや物理的な意味がないので表1では、"16/14"のように無名数(単位のない数値)で表示されているが、これに習うケースは少なく、これまでの延長線上で"nm"という長さの単位をつけて使っているのが実情である。しかし、表1からもわかるように、そのような長さの個所は存在しない。最先端の量産立ち上げ中のデバイスの技術ノードをTSMCは16nmと呼び、インテルやサムスンは14nmと呼んでいるが、実際の微細化の程度やデバイス性能は、今後発売される製品を調べなければわからない。

半導体技術ロードマップ最新版における微細化を特徴付ける指標の表
[表1] 半導体技術ロードマップ最新版における微細化を特徴付ける指標
出典:ITRS2013 Overall Roadmap Technology Characteristics Table

新しい3次元トランジスタ構造の登場

トランジスタのバラつきを増やす短チャネル効果を抑制するため、新しい構造が登場した。これは、チャネルを多方向からゲートで囲うことで、わずかなキャリア(電子や正孔)も漏れなくする制御技術である。構造を3次元化することでトランジスタのサイズも小さくできる。インテルは、世界に先駆けて22nm世代から MOSトランジスタのチャネル(電流の流れ道)の3方向をゲートで囲う3次元立体構造(インテル自身はTri-gate(図2右)と呼んでいるが、一般には魚のひれ(Fin)になぞらえてFin FETと呼ばれる)に切り替えた。ライバル企業は、数年遅れで16/14nmから採用する。表1から明らかなように、ここで最小加工寸法は7nm台のFinFETのフィン幅(図2右で緑色のゲートと直角に交わる灰色の細いフィンの幅で)であり、16/14nmではない点が注目される。

来のプレーナ―型MOSFET(左)とTri-gate MOSFETの図
[図2] 従来のプレーナ―型MOSFET(左)とTri-gate MOSFET
出典:Intel
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