AIの進化を支える3D DRAM技術の最前線

DRAMとは、コンピューターなどの情報システムの中で、情報処理を実行するプロセッサー（CPUやGPUなど）に最も近い位置に置き、ソフトウェアや処理対象データを読み書きするメモリーのことである。AI向けのみならず、あらゆる情報処理システムの進化には、より大容量で高速なDRAMが必要になる。そして、AI活用の拡大が進んだことで、その要求がこれまで以上に強く求められるようになった。

これまでのDRAMは、主にシリコンウエハー上の平面（2D）に描いた回路パターンを微細化して、記憶容量の向上を図っていた。ところが、微細化の効能が物理的限界に近づいてきたことで、さらなる大容量化（高密度化）と高速化を実現するためには、高さ方向へと積層していく必要が出てきた。こうした要求に応えるべく技術開発が進められ、実用化したのが3D DRAMである。

3D DRAMには、狭義と広義の２つの定義がある

実は、3D DRAMには、狭義の定義と広義の定義が存在する。2026年初頭現在、報道記事や文献などでは、狭義と広義それぞれの3D DRAMが特に明示することなく使われており、かなり混乱した状況となっている。文書の書き手がどちらの意味で使っているのか、読み手側が明確に意識して読み解く必要がある。そこでまず、それぞれの定義を明確にしておきたい。

狭義の定義は、1個のシリコンダイ（モノリシックチップ）上に、データを記憶するメモリーセルを前工程のプロセスによって垂直方向に積層形成するタイプのDRAMを指すというものである。このタイプの3D DRAMは、誤認を避けるため、モノリシック3D DRAM、あるいはバーチカルDRAM、真の3D DRAMなどと呼ばれることもある。この記事では、狭義の3D DRAMをモノリシック3D DRAMと呼ぶことにする。

データの一時記憶用に用いるDRAMに先駆けて、データ記録用メモリーであるNAND型フラッシュメモリーでは、モノリシックなセル積層型構造を採用した3D NANDが実用化されている。NAND型フラッシュの素子構造は単純であるため、セルの3D積層が比較的容易（DRAMに比べればという話で、実際には技術的難易度は高い）だったからだ。これに対しモノリシック3D DRAMは、技術的難易度が極めて高く、未だ実用化されていない。Samsung Electronics（韓国）は、2025年にモノリシック3D DRAMの技術開発を推し進め、2020年代後半の市場投入を計画している。SK Hynix（韓国）も2030年頃の製品化を見据え、垂直構造の基礎研究を加速させている。さらに、現在はNAND型フラッシュ専業のメーカーであるキオクシアが、学会でモノリシック3D DRAMの新技術を発表して注目を集めている。そもそも3D NANDは、同社の前身である東芝が開発した技術であり、セルを3D積層する技術の蓄積は豊富だ。同社は、2030年代にDRAMビジネスに参入するとみられている。

広義の定義では、モノリシック3D DRAMに加え、DRAMダイを複数枚垂直方向に積み重ねた「HBM（High Bandwidth Memory）」と呼ばれるタイプのDRAMも含まれる。HBMはすでに実用化されており、NVIDIA（米国）のGPUと同一基板上に実装され、AIデータセンター向け需要の急増によって、品不足が加速したことで広く知られるようになった。Samsung、SK hynix、Micron Technology（米国）のDRAM大手3社が製品化している。チップを最大16層集積し、1チップ当たりの帯域幅が最大2TB/s（テラバイト毎秒）となるインターフェース規格「HBM4」に準拠した製品が登場している。

HBMは、同一チップ上ではメモリーセルを2D集積し、前工程でチップを完成させた後に後工程で3D積層し、チップ間をTSV(Through Silicon Via)と呼ばれるチップを貫通する配線技術でつないだDRAMである。モノリシック3D DRAMのように、前工程を抜本的に変える必要がないため、先んじて実用化できた。そして既に実用化している3D構造採用のDRAMであることから、このタイプを3D DRAMと呼ぶ例が散見されるようになった。HBMのようなタイプのDRAMは、3DスタックドDRAMまたは3DパッケージDRAMと明確に区別して呼ぶ場合もある。ここからは、3DスタックドDRAMと呼ぶことにする。

AI時代に急激に高まったメモリーの重要性

3D DRAMの進化が加速している背景には、DRAMの大容量化と高速化に対する応用側からの要求がこれまで以上に高まっていることがある。

生成AIなどをより賢くするため、さらにはAIユーザーの増加に対応するためには、GPUや各種AIアクセラレーターのようなプロセッサーを、さらに高性能化していく必要があることは、広く知られている。株式市場などでは、AI活用の拡大に伴って、GPUの最大手であるNVIDIAの株価が急騰した。ところが、実はプロセッサー以上にAIの進化・普及を支える上で重要になるのがDRAMの大容量化と高速化である。なぜならば、近年のAIモデルは、ケタ違いにサイズが大きく、学習処理や推論処理の際にはGPUなどの処理速度に見合った量のデータを確実に供給できる必要があるからだ。AIシステムにおいては、性能面でも、消費電力の面でも、DRAM仕様の優劣がシステム全体に及ぼす影響が大きくなってきている。しかも、AIシステムでは、高負荷な演算処理の代表であった科学技術計算よりも、ランダム性の高いメモリーアクセスが頻繁に発生する。このため、演算性能がDRAMの帯域に支配されやすい傾向がある。

ところが、現在のDRAMは、微細化に基づく2D（平面）だけでの高密度化に頼っていたので、さらなる大容量化と高速化が困難な状態になってきている。理由は複数ある（図2）。

一つはDRAMセルの構造的制約。DRAMセルは基本的にデータへのアクセスを制御するトランジスタ1個と、データを電荷として保持するキャパシタ1個で構成する1T1C構造を取っている。このため、トランジスタだけでなく、キャパシタも微細化しない限り、セルを微細化することができない。ところが、キャパシタでは一定以上の電荷量を保持しないとデータを保持できないため、微細化が困難だ。キャパシタの構造を3D化（トレンチ構造やスタック構造の採用など）する技術が開発され実用化してきたが、既にこうした手法で容量を稼ぐことが難しい段階に入ってきている。

さらに、トランジスタを微細化していくと、リーク電流が増大し、データを保持するためのリフレッシュ（電荷を維持するための定期更新動作）電力の増大と発熱の増加を招く。加えて、微細化が進むとともに製造プロセスの複雑化・高度化が進み、製造コストが増大。DRAMの進化は、すなわちビット単価の削減が求められるため、コストを下げられない手段の導入は意味を失いつつある。

モノリシック3D DRAMの内部構造

ここからは、モノリシック3D DRAMと3DスタックドDRAM（HBM）それぞれの内部構造と製造技術の違いを紹介する。

まずは、モノリシック3D DRAM。このタイプの3D DRAMは、単一のシリコンウエハー上でメモリーセルそのものを垂直方向に構築している（図3）。ウエハープロセスの段階で多層化が完了しており、ダイを切り出した時点で既に数層から数十層のメモリーが統合されている。従来の2D DRAMでは、1つのメモリーセルが1T1Cで構成され平面上に並んでいたが、セル積層型3D DRAMではこれらを縦に積み上げる。

その実現に向けた中核技術が、「VCT（Vertical Channel Transistor：垂直チャネルトランジスタ）構造」である。従来のトランジスタは水平方向にチャネルが形成されていた。VCTではチャネルを垂直に配向し、その周囲をゲートで囲む「ゲート・オール・アラウンド（GAA）」構造を採用する。日本ではラピダスが開発し、実用化しようとしている2nmノード以降のロジックチップにも採用されている技術である。これにより、リーク電流を抑えつつ、占有面積（セルサイズ）を劇的に縮小し、超高密度化を可能にする。

また、セル積層型においては、キャパシタを垂直形成する手法の他に、キャパシタそのものを排除した「2T0C（2トランジスタ・0キャパシタ）」構造の投入も有力視されている。これには酸化物半導体であるIGZO（インジウム・ガリウム・亜鉛酸化物）が用いられ、トランジスタのチャネル自体に電荷を蓄えることで、製造が困難な高アスペクト（縦横）比のキャパシタを不要にする。IGZOは、液晶パネルの動作を制御するTFTにも使われている、日本で発明された技術である。

モノリシック3D DRAMの製造技術

モノリシック3D DRAMを実現するためには、前工程（ウエハープロセス）に新たな技術を投入する必要がある（図4）。ここでは3D NANDでの経験を生かすことが可能であるが、DRAM特有の高速動作とデータ保持特性を両立させるための固有の技術も必要になってくる。具体的には、以下のような技術を駆使してセルを積層していく。

1.高アスペクト比エッチング。メモリーセルを何十層も貫通する微細なホールを形成するには、極めて高い選択性と指向性を持つエッチング技術が必要だ。プラズマエッチ装置が、アスペクト比100：1を超えるような極細の穴を正確に開けるために投入される。

2.原子層堆積（Atomic Layer Deposition：ALD）技術による成膜。垂直に開けた穴の内壁に、原子一層ずつの厚みで均一な絶縁膜やチャネル材料を精密形成する必要がある。特にIGZOのような多元素酸化物を均一に積層するには、高度なALD技術が不可欠になる。

3.イオンカット（Ion-cut）とウエハー接合。セル積層を実現する別アプローチのプロセスとして、水素イオンを注入して薄い単結晶シリコン層をウエハーから剥離させ、別のウエハーに転写し、接合する技術が提案されている。これにより、多結晶ではなく高品質な単結晶シリコンを用いた多層トランジスタ層を形成できる。

4.新材料の導入。従来のシリコンに代わるIGZOチャネルや、キャパシタの誘電率を高めるための新規High-k材料、さらには配線抵抗を下げるためのコバルト（Co）やルテニウム（Ru）といった新材料の採用が、3D DRAMの実現を左右するとみられている。

3DスタックドDRAM（HBM）の内部構造

複数枚のダイを積層する3DスタックドDRAMでは、各層のDRAMダイを極めて薄く削り、ダイを貫通した数千本のTSVを介して上層や下層のダイへと信号を伝達させる（図5）。これにより、1024ビット以上の非常に広いバス幅が実現している。従来のDDR5などの汎用メモリーは数十ビット単位でデータを出力していることを考えれば、その並列処理能力は圧倒的だ。そして、GPUなどと組み合わせて利用するHBMでは、シリコンインターポーザと呼ばれる中間基板を介してプロセッサーチップに近接配置する2.5D実装の形態を取る。

積層したメモリーダイの最下層には、「ベースロジックダイ」と呼ばれるロジックチップが置かれている。このロジックダイは、上部に積層された複数のDRAMチップと外部のプロセッサーとの間のインターフェースを制御し、信号の増幅やエラー訂正を行う役割を果たす。

製品化されているHBMで積層されているDRAMダイの層数は4層（4-Hi）以上であり、8層（8-Hi）や12層（12-Hi）の製品が主流である。2026年には16層（16-Hi）の製品化が加速するとみられる。16-Hiは、あくまでもDRAMチップが16枚積層していることを意味し、最下層のロジックチップは含まずカウントしている。

3DスタックドDRAM（HBM）の製造技術

3DスタックドDRAMの製造において最も難易度の高い工程は、数十μmまで薄くした繊細なダイを、歪みなく垂直に、かつ導電性を保ちながら接合する後工程（組み立て・パッケージング）である（図6）。具体的には、以下のような技術を駆使してメモリーダイを積層していく。

1.TSV形成技術。チップを貫通する深く細い孔を垂直に開けるため、ボッシュプロセス（エッチングと保護膜形成を繰り返して深い良好な形状の孔を空ける技術）などに向けた、高度なプラズマエッチング技術が必要になる。

2.熱圧着（Thermal-Compression Bonding：TCB）技術。熱と圧力を加えながらマイクロバンプ（ハンダ）を溶かして接合する技術が必要になる。その際、精密な位置合わせと温度制御が不可欠になる。ただし、16層を超えると、接合部の高さが累積することで、パッケージ全高の制限に抵触するようになるため、接合層をいかに薄くするかが課題になってくる。

3.MR-MUF（Mass Reflow-Molded Under Fill）技術。チップを積層した後に液状の封止材を一括で注入・硬化させる技術である。特にSK Hynixが強みを持っていることで知られている。熱伝導率が高く、製造効率にも優れるが、層数が増えるに従って、均一注入の技術的難易度が高まる点が課題となる。

4.ハイブリッドボンディング（Cu-Cu）技術。将来製品であるHBM5以降で期待される究極の接合である。ハンダバンプを使わず、銅の配線面同士を直接接合する。接合部をバンプレス化することで積層の高さを最小化し、I/O密度を10倍以上に高めることができる。このプロセスには、ウエハー表面を原子レベルで平坦化するCMP（化学機械研磨）装置や、クリーン度を極限まで高めた洗浄装置が必要になる。

チップ積層型とセル積層型それぞれの性能面での特徴と応用適性

2種類の3D DRAM技術は、一方が他方を完全に代替するものではなく、目的とする性能指標が「帯域幅」か「容量密度」かによって明確に使い分けることになりそうだ（図7）。

モノリシック3D DRAMは、「容量密度」の飛躍的向上と「ビット単価」の低減を目指す技術である。3D NANDが2D NANDに代わって記憶密度をケタ違いに高めたのと同様に、1枚のウエハーから取れる記憶容量を数倍から数十倍に引き上げる。初期の設備投資こそ高額になるものの、量産体制が整えば、3D NANDと同様に、積層数を増やすことで1ビットあたりのコストを効率的に下げることができる可能性がある。

また、データの読み出しや書き込みに利用するビット線やワード線を短くできるため、セルアクセスの遅延時間を改善することもできる。配線起因の寄生容量や抵抗（RC遅延）を小さく抑えることが可能であり、メモリーアクセス時のエネルギー消費量も低減できると期待されている。また、IGZOのような新材料を用いれば、リフレッシュ動作の間隔を秒単位、あるいは分単位にまで延ばすことが可能になり、待機電力を大幅に削減できるようになる。

こうした特徴から、モノリシック3D DRAMは、将来の「エッジAI」や「メインストリーム・コンピューティング」に適している。具体的には、スマートフォンのオンデバイスAI、自動運転車のリアルタイム推論エンジン、あるいはノートPCの省電力大容量メモリーなどが挙げられる。特に、IGZOを用いた低リークな3D DRAMは、バッテリー駆動時間が重視されるモバイルデバイスにおいて、従来のDRAMを置き換える有力な候補となると期待されている。

一方、3DスタックドDRAMの最大の強みは、その圧倒的な「帯域幅」にある。HBM4世代では、インターフェースが2048ビットへと拡張され、1積層あたりの帯域幅は2TB/sを超える。これは、数千個の演算コアを持つGPUに対して、データを絶え間なく供給できる性能である。HBMは「広く、遅い（クロックを抑えて並列度を上げる）」アプローチを取ることによって、電力効率を高めつつ巨大なデータスループットを実現している。一般に、DRAMのアクセス速度は、セルアクセスの遅延時間とデータ転送速度（ピン速度）、総帯域幅で決まる。3DスタックドDRAMで改善できるのは、このうち総帯域幅のみである。基本的に2D DRAMのダイを積層しているので、セルアクセスの遅延時間はほぼ変わらない。

また、DRAMダイを何層も重ね、TSVを形成し、さらに高価なインターポーザや高度なパッケージング技術を駆使する。このため、製造コストは極めて高いが、現在のAIブームを背景にして、高い平均販売価格（ASP）が許容されている。しかし、汎用PCやスマートフォンに搭載するには依然として障壁が高い。

こうした特徴から、3DスタックドDRAMは、データセンターのAIトレーニング、科学技術計算、ハイエンドグラフィックスなど、最高性能が求められる「HPC（ハイパフォーマンスコンピューティング）」に特化していると言える。

チップ積層型とセル積層型それぞれの具体的な開発・製品化動向と今後

2種類の3D DRAMのいずれにおいても、今後さらに利用を拡大させていくためには、解決すべき重大な課題がいくつか存在する（図8）。

まずは、熱管理（サーマル・マネジメント）。ダイあるいはセルの密な積層を推し進めることは、熱の逃げ場がどんどんなくなる方向へと向かうことを意味する。特にHBMをGPUの上に直接積層するような構造では、GPU動作時の熱によってもDRAMの保持特性が悪化したり、熱膨張による接合部の破壊が起きたりするリスクがある。より高熱伝導な封止材や、垂直方向の排熱経路の設計が重要になる。

次に、テストと歩留まりのジレンマ。従来のDRAMは、パッケージング前に不良セルをテストしてリペア（冗長回路への切り替え）することが容易だった。しかし、セル積層型3D DRAMやハイブリッドボンディングで積層するチップ積層型では、一度多層化してしまうと、中間の層にアクセスして修理することが極めて困難になる。「既知の良品（Known Good Die：KGD）」の選別精度をさらに高める必要があり、これが製造コストの上昇要因となる。

そして、標準化とエコシステムの構築。HBMは現在、NVIDIA、SK Hynix、TSMC（台湾）といった特定の巨大企業間の緊密な連携によって成り立っている。しかし、3D DRAMが一般のPCやスマホにまで広がるには、JEDECなどによるオープンな規格化と、多様な装置・材料メーカーが参入できるエコシステムが必要である。特にセル積層型3D DRAMについては、まだ主流となる技術やチップ構造が定まっておらず、業界標準を巡る主導権争いが続くと見られる。

DRAMの3次元化は、単なる技術的な「積み上げ」ではなく、DRAMアーキテクチャの根本的な再定義である。2030年に向けて、どの技術が主流となり、どの企業が主導権を握るのか。その動向を注視することは、AI時代のビジネス・エコシステムの行方を占うことにつながる。

Writer

伊藤 元昭（いとう もとあき）

株式会社エンライト 代表

富士通の技術者として3年間の半導体開発、日経マイクロデバイスや日経エレクトロニクス、日経BP半導体リサーチなどの記者・デスク・編集長として12年間のジャーナリスト活動、日経BP社と三菱商事の合弁シンクタンクであるテクノアソシエーツのコンサルタントとして6年間のメーカー事業支援活動、日経BP社 技術情報グループの広告部門の広告プロデューサとして4年間のマーケティング支援活動を経験。

2014年に独立して株式会社エンライトを設立した。同社では、技術の価値を、狙った相手に、的確に伝えるための方法を考え、実践する技術マーケティングに特化した支援サービスを、技術系企業を中心に提供している。

URL: http://www.enlight-inc.co.jp/