No.008 特集:次世代マテリアル
連載04 半導体テクノロジーの今
Series Report

微細化に見切りをつけて3次元化するフラッシュメモリ

微細化が最初に行き詰まる半導体デバイスは、いままで最も速いペースで世代交代が行われてきたNANDフラッシュメモリ*3であろう。フラッシュメモリ市場において、トップを走るサムスンに肉薄する東芝は現在15nm フラッシュメモリ(ワード線の配線ピッチの1/2(=ハーフピッチ)の長さが15nmの製品)の生産を同社四日市工場(三重県)で始めており、今後、さらにはその先へむけて微細化を検討している。

しかし、微細化によって記憶素子に蓄積できる電子数が極端に少なくなり、さらにはメモリセル間の干渉の増大などで大容量メモリの信頼性(書き換え寿命や読み出し誤り率)が急激に悪化してきており、デバイス特性としての物理的限界を迎えようとしている。

微細化をすることなく大容量化とビットコストの低減を図る方法として新たに登場してきたのが、セルアレイ(セルの配列)を上に積み上げていくメモリの3次元化である。当初、平面メモリセルアレイをそのまま積み上げていく方式が考案されたが、メモリ層を一層追加するたびに最小線幅のパターンを焼き付けるリソグラフィ工程(製造工程の中で最もコストが高い露光の工程)を経ねばならず、コスト低減が出来なかった(図4右上)。

そこで、東芝は積層数によらず露光及び加工工数を一定に保てる手法を開発し、すでに2007年にそのコンセプトを公表している(図4左および下)3)。後にBiCS (Bit Cost Scalable) 技術と名付けられた本構造の加工プロセスでは、まず、ゲート電極と層間絶縁膜を互い違いに積み重ねた積層構造に、最上層から最下層まで貫通する孔を一度に開け、その孔に柱状のシリコンを埋め込む。これにより、ゲート電極層が一定間隔ごとにシリコンの柱を覆う構造となり、各交点にあらかじめデータ保持用の窒化シリコン膜などを形成しておけば、NANDセルとして機能する。東芝は、最初の発表以来、7年以上に渡り改良を重ね、実用化めざして研究を続けている。

NANDフラッシュメモリーの3次元化の図
[図4] NANDフラッシュメモリーの3次元化(出所:東芝)

一方、サムスンは、20nmで微細化をさっさとあきらめて、メモリセルを垂直に積層した3次元セル構造のNAND型フラッシュメモリ(128Gビット"Vertical NAND")の量産を2013年に開始した。同社の特許である「3Dチャージ・トラップ・フラッシュ(CTF)技術」と垂直に積み重ねたセル間を接続する垂直配線プロセス技術によって、特殊エッチングを可能にし、24層のセル層を重ねている。これらの技術により、20nm製造プロセスを利用した従来のプレーナ(平面)型NANDメモリに比べ2倍以上の記録密度を実現したという。

東芝はとりあえず従来の平面構造でフラッシュメモリの微細化の極限を極め、それから3Dへ移行し、いずれ48層から参入することとし、技術を完璧に仕上げてから製品化しようとしているのに対して、サムスンは、微細化に見切りをつけて、さっさと3次元化に移行し、24層積層技術が一応出来あがった時点で製品化し、市場の反応を見ながら改良を重ね、最近は32層製品を実用化した。両者企業文化の違い、そして平面から3Dへの切り替え時期に関する戦略の違いが今後の両社のビジネスにどのように影響するか注目される。

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