No.008 特集:次世代マテリアル
連載04 半導体テクノロジーの今
Series Report

DRAMも3次元化で高性能化

フラッシュメモリだけではなく、DRAMの微細化もワード線が20nmをきるあたりで物理的限界に直面するだろう。メモリ機能に必要なキャパシタ(蓄電池)の容量を維持できなくなるからである。フラッシュと同様のデバイス動作原理上の限界である。デバイスとしての物理的限界に達した後は、Si貫通ビア(TSV)を用いた3次元実装が採用される方向である。すでに、米マイクロン・テクノロジーは、複数のDRAMチップと一個のコントローラ・チップを積層し,多数のTSVで接続した"Hybrid Memory Cube (HMC)"をハイエンドのネットワーク機器やスーパーコンピュータ向けに実用化している。このチップは、DRAMのビット不良や、TSVに起因する不良を修復するとともに、マイクロプロセッサと高速通信するインターフェースの役割も果たす。

の図
[図5] ロジックチップの上に多数のDRAMを積層して(左)、TSVで串刺ししたハイブリッド・メモリー・キューブ(HMC)(右)(出所:Micron Technology公表資料をもとに著者合成)

HMCのバンド幅(マイクロプロセッサとの間で1秒間にやり取りできるデータ量)は160Gバイト/秒と、積層DRAMを外側からワイヤボンディングで接続する従来方式の15倍に改善され、ビット当たりのエネルギー消費量も70%削減できたとしている。

ハイエンド向け3次元DRAMが普及してTSVのコストダウンが図れれば、3次元LSIがいずれはスマートフォンなどの民生電子機器にも普及することが期待される。

半導体デバイスの高集積化は、2次元平面での微細化と3次元積層の両面で今後も極限まで進化し続けるだろう。次回は、半導体製造コスト低減のもう一つの手段であるシリコンウェーハの大口径化について解説する。

[ 参考資料 ]

*1
出所はGordon Moore:
"Cramming more components onto integrated circuits", Electronics Magazine , McGraw-Hill, New York, 1965.4.19. カッコ内は本稿著者加筆。当時は、まだディスクリート(個別)トランジスタ全盛の時代で、コスト高の集積回路はいらないという風潮が蔓延していたため、集積回路を宣伝するためにこの論文を書いたのであって、予測にそれほど自信はなかったとムーア氏は後年回顧している。
*2
Si貫通ビア(Through Silicon Via:TSV):
複数枚の半導体チップを垂直に重ねて、そのシリコン基板内部を垂直に貫通する孔のこと。この穴に棒状の電極をいわば串刺しにしてチップ相互を電機的に接続する。半導体チップの3次元実装に必須の技術だが、プロセスが複雑なためコスト高で、放熱や信頼性の問題もあり、普及にはもうしばらく時間を要す。
*3
NANDフラッシュメモリ:
電源が切れてもデータを保持できる不揮発性記憶素子で、情報を一括して瞬時に消去できることを特徴としている。USBメモリやメモリカード、携帯音楽プレーヤー、スマートフォンなどに広く普及している。NANDは否定論理積とよばれる論理回路の形式を指す。DRAMやロジック回路の配線にはコンタクトホール(半導体と金属をつなぐ穴)があるが、フラッシュメモリの配線であるワード線にはコンタクトホールがないので、配線の微細化が最も進んでいる。

Writer

服部 毅(はっとり たけし)

ソニー(株)に30年余り勤務し、中央研究所で半導体基礎研究、半導体事業本部でデバイス・プロセス開発から量産ラインの歩留まり向上まで広範な業務を担当。この間、本社経営/研究企画業務、米国スタンフォード大学大学院留学、同集積回路研究所客員研究員等も経験。2007年に技術・経営コンサルタント、国際技術ジャーナリストとして独立し現在に至る。工学博士。The Electrochemical Society (ECS)フェロー・理事。韓国漢陽大学工学部客員教授。主な著書に「シリコンウェーハ表面のクリーン化技術(リアライズ社)」、同英語版(Springer社)、「半導体MEMSのための超臨界流体(コロナ社)」「メガトレンド半導体2014ー2023(日経BP社)」がある(共に共著)。

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