研究開発

戦略的な研究開発の展開

付加価値の高いnext-generation productsをタイムリーに市場に投入すべく、当社ではコーポレートイノベーション本部が中心となり、国内外の開発拠点やコンソーシアムと連携し、戦略的な研究開発を展開しています。

研究開発拠点

EUV技術の実用化に向けたHigh NA対応の研究開発

当社は、EUVを用いた最先端プロセスの実装を支えるため、露光装置単体の性能向上への貢献のみならず塗布・現像、マスク、計測・補正など周辺工程を含む統合的なプロセス設計を研究開発の中核に位置づけています。具体的には、フォトレジスト (感光材) の性能評価や、塗布現像装置とプロセス条件の最適化、ならびに露光後の微細パターンの計測精度向上にも取り組んでいます。塗布プロセスにおいては、塗布現像装置の制御と工程パラメータの最適化により膜厚の均一化を図り、材料面では高感度で安定したフォトレジストの組み合わせ評価を進めています。これらの検証は、試作回数を抑え効率的におこなうため、計画的な実験設計とデジタルツインや解析ツールの活用により進めています。
High NA (高開口数) EUVへの対応では、より高い解像度に向けた取り組みとして、レチクルやフォトレジスト、露光条件の相互作用に関する評価を推進しています。具体的には、ウェーハ上のパターンが微細パターンに与える影響を実機や実証データに基づいて解析し、マスク検査法*の改善に向けた知見の蓄積を進めています。また、光学特性とプロセス反応を組み合わせた評価により、解像度向上とスループット維持の両立に向けたプロセス条件や装置制御手法の検証に取り組んでいます。
近年、世界の主要な研究拠点や先進的な半導体メーカーでHigh NA EUVの導入が加速し、微細化の取り組みが一層進んでいます。このような状況において、当社はHigh NA領域における塗布・現像、各プロセス処理・計測の最適化に注力しています。実機やパイロットラインで得られるデータを活用し、プロセスの安定化やスループットの確保に貢献する評価手法と装置制御を検証するとともに、共同研究を通じて実装における課題を早期に解決する体制を強化しています。
これにより、2nm世代以降の最先端ロジックや高密度メモリ向けの材料・装置・プロセスの包括的な対応力を高め、微細化によるさらなる性能向上を実現していきます。
さらに、EUV露光の前後工程の最適化を進めています。成膜やエッチング、洗浄などの前後工程が露光後の仕上がりに与える影響を考慮し、歩留まりに関する改善手法を提供しています。半導体メーカーや材料メーカー、研究機関と連携した共同実験でこれらの手法を確認し、量産導入時に生じる可能性のある課題の解決に前倒しで取り組んでいます。

マスク検査法: 半導体の回路パターンを焼き付けるために使用されるフォトマスクの欠陥や寸法精度、位置のずれを調べる技術

先端パッケージングとパネルレベルパッケージ対応のための装置・プロセス技術

半導体製造においては、微細化だけでなく、複数チップの組み合わせで機能を拡張する先端パッケージングの重要性が高まっています。当社は前工程で培った成膜、塗布・現像、エッチング、洗浄などの先端技術、またアライメント技術を後工程装置に取り入れ、ボンディング品質やアライメント精度、ウェーハ薄化工程の信頼性を高める研究開発に注力しています。ボンディングにおいては、接合面の事前処理によって接合強度や電気的なつながりを確保する技術開発や、接合後に生じる歪み低減の条件設計、安定した接合品質を実現する装置設計に取り組んでいます。位置合わせ精度の向上には、赤外線カメラや高精度センサー、画像処理アルゴリズムといった計測・解析技術を活用するとともに、安定した高精度実装の実現に向けた研究開発を進めています。ウェーハ薄化工程では、バックグラインディング (裏面研削)、CMP* (化学機械研磨)、エッジトリミングなどの各プロセス条件の最適化に取り組み、歩留まり向上を図っています。
近年注目されているパネルレベルパッケージにおいては、大判パネルで多数のパッケージを一括生産する方式により生産性が向上すると考えられる一方、パネル反りやチップ配置のずれ、膜厚や配線の均一性などの課題があります。当社はパネル搬送や反り補正技術の適用により、均一塗布を実現し、材料メーカーやコンソーシアムと協働しながら量産適用性の確認をおこなっています。また歩留まり改善に向けて、良品選別、熱管理の強化、検査精度の向上により生産効率と製品信頼性の向上に取り組んでいます。

CMP: Chemical Mechanical Polishing

パネルレベルパッケージによる生産性の向上

Epsira™を中心とするDXとイノベーションの加速

半導体工場の増加に伴う需要の拡大に対応するため、当社は研究開発から、お客さまへの装置納入後の立ち上げ、量産に至るまで、多岐にわたりDXソリューション「Epsira™」を展開しています。
研究開発においては、開発効率向上のためシミュレーションとAIを積極的に活用しています。半導体製造装置のチャンバー設計では、試作に先立ちデジタルによる仮想空間で安定したプロセスを実現するための最適な寸法や形状を検討します。このようにシミュレーションとAIにより設計の最適化をおこなうことで、試作回数や開発期間の削減を図っています。またプロセス開発では、デバイス構造の複雑化・微細化に伴い、目標とするプロセス結果を得るための評価工数や期間が大幅に増加しています。これに対し、プロセスインフォマティクスを導入することで、実験回数を抑え効率的に目標を達成する取り組みを進めています。加えて、大量の材料候補から新材料を探索するマテリアルズインフォマティクスにも取り組んでいます。これらの取り組みにより成功確度の高い開発を実現するとともに、試作回数や実験回数の削減を通じて環境負荷の低減にも貢献できると考えています。当社グループ独自のDX基盤の整備をおこない、研究開発のサイクルタイム短縮を目指すとともに、全社における利用促進と普及を進めています。

Epsira™の展開

Shift Left

当社は、製品開発プロセスの初期工程に、技術・人材・費用などのリソースを投じるShift Leftを重視し、お客さまと共創した技術ロードマップを実現するための各種技術の開発や、未来の複数世代を見据えた研究に取り組んでいます。
Shift Leftによる製品開発では、お客さまのご要望を早期に把握し、フィードバックで得られた情報を技術開発に反映させ優位性の高い製品を提案することで、お客さまの製品デバイスの歩留まりと量産ライン装置稼動率の最大化に貢献しています。また、お客さまの工場や開発・研究所に早い段階で評価機を納入するオンサイトコラボレーションを推進し、技術開発から量産装置への反映までの早期化と開発効率の最大化を図っています。

知財・無形資産

知財・無形資産の位置づけと取り組み

当社では、技術革新が成長を牽引する半導体業界において持続的な成長を実現するためには、研究開発力およびその成果物を含む知財・無形資産の強化が不可欠と考えています。当社は4つの強み (図①～④ ) を生かして研究開発を進めており、さらに、国内外のお客さま、コンソーシアムやアカデミアとの積極的な協業 (オープンイノベーション) を推進し、多様な知見や技術を当社の研究開発に取り込むことで、革新的で付加価値の高い独自技術を生み出しています。これにより、当社の生命線である次世代装置をタイムリーかつ継続的に創出することができ、5つ目の強みである特許ポートフォリオ (図⑤) の戦略的構築を可能としています。
当社では2025年に日本で1,415件、海外で345件の発明が創出され、年々増加傾向にあります。また、直近5年で300件弱の発明が協業により生まれています。グローバル特許出願率は7年連続で約75%を維持するとともに、昨今のグローバルサウス市場の拡大に対応し、これらの地域への出願も強化しています。許可率*は、日本で84%、米国で83%に達しており、2026年3月末時点の特許保有件数は26,592件と、半導体製造装置業界でNo.1を維持しています。

2025年算出値

TELのPatent Asset Index (PAI*) 推移

特許ポートフォリオ競争力の指標として、LexisNexis社が提供するPatent Asset Index (PAI) を利用。2016年のPAIを1.0とし、円の大きさは特許ポートフォリオサイズを示す

知的財産ガバナンス体制

当社は、国内外の主要開発拠点と本社に配置された知的財産部門が連携し、研究開発部門や事業部門と密接に協働することで、技術革新と市場ニーズを的確に捉え、知的財産ポートフォリオの戦略的構築を進めています。さらに発明者の知的財産創出活動を促進するため、独自の表彰制度*を設けています。初めて特許出願に至った発明者から、特に優れた模範となる発明者まで、さまざまなステージに合わせて表彰をおこなうことで、積極的な知的財産創出活動や発明精神の継承を推進しています。
また、取締役会やコーポレートオフィサーズ・ミーティングにおいて、知的財産活動や知的財産リスクに関する報告を定期的に実施し、経営層との連携を通じた知的財産ガバナンス体制の一層の強化に努めています。

「発明者表彰制度」